XC4VLX40-11FFG668I FPGA代理 可编程逻辑门阵列 Xilinx赛灵思

XC7V585T/XC7V2000T/XC7VX330T/XC7VX415T/XC7VX485T/XC7V585T/XC7V2000T/XC7VX330T/XC7VX415T/XC7VX485T/XVX550T/XC7VX690T/XC7VX980T/XC7VX1140T/XC7VH580T
可编程的系统集成
高达 2M 逻辑单元，与 VCXO 元件、 AXI IP、和 AMS 集成
提升的系统性能
实现 2.8 Tb/s 总串行带宽，支持 96 x 13.1G GTs、16 x 28.05G GTs、5,335 GMACs、68Mb BRAM、DDR3-1866
加速设计生产力
具有可扩展的优化架构、综合全面的工具、IP 核以及 TDP

⦁ Xilinx Zynq UltraScale + RFSoC Gen 2 （二代）：这款现已开始提供样片并计划于 2019 年 6 月投入量产的器件，不仅符合亚洲地区5G部署的时间规划，而且还支持*新射频技术。
⦁ Xilinx Zynq UltraScale + RFSoC Gen 3 （ 三代）：与基础产品系列相比，可在 RF 数据转换器子系统中对 6Ghz 以下频段直接 RF 采样提供全面支持、扩展的毫米波接口，并将功耗降低达 20%。该产品将于 2019 年下半年上市。
新产品单芯片集成的 RF 数据转换器，可为部署 5G 无线通信系统、有线电视接入、高级相控阵雷达解决方案，以及包括测量测试和卫星通信在内的其它应用，提供所需的广泛频段覆盖范围。通过取代分立式组件，这些器件可将功耗及封装尺寸锐降 50%，是电信运营商部署5G 系统实现大规模多输入多输出基站的理想选择。

FPGA使用小技巧：比如要对一个1bit位宽的控制信号做延时后送给3个模块，**个模块要延时100个时钟，二个模块延时150个时钟，三个模块延时200个时钟，这时我要怎么做。我们可以定义一个200bit位宽的信号reg [199:0] start_valid， start_valid[199:1]<=start_valid[198:0]，然后将start_valid[99]送给**个模块，start_valid[149]送给二个模块，start_valid[199]送给三个模块，是不是很方便。
比如一个信号扇出很大，可以将这个新号复制成多个信号，然后分别使用这个信号。时钟使能信号的利用。比如我本来在10MHz的时钟频率下产生了一个基带信号，然后对信号上采样4倍变成40MHz。但现在我想直接在40MHz的时钟频率下产生信号，我要怎么做呢。我们可以在40MHz的时钟频率下产生一个占空比为1:3的10MHz的时钟使能信号，在40MHz的时钟频率，10MHz的时钟使能信号作用下，可以直接产生4倍内插后40MHz速率的基带信号。
40MHz时钟频率下的一个使能信号需要转换到10MHz的时钟频率下去怎么办。这个时候我们要利用一个异步FIFO来做跨时钟域转换。写时钟为40MHz，写为1bit，读时钟为10MHz，每次读4bit，然后对这4bit做或运算，得到在10MHz下的一个使能信号。**层控制一定要用状态机，状态机逻辑清楚，非常有效。

Z-7007S/Z-7012S/Z-7014S/Z-7010/Z-7015/Z-7020/Z-7030/Z-7035/Z-7045/Z-7100应用
多轴马达控制
机器视觉系统
可编程逻辑控制器

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100GE 线卡
10GPON/10GEPON OLT 线路卡